www.z-linear.comAD7606是D223的核心ADC采用电荷再分配逐次逼近型架构。8个采样保持放大器如何同步采样SAR逐次逼近的过程是怎样的二阶抗混叠滤波器有什么作用本文深入AD7606内部架构。一、AD7606整体架构1.1 内部功能框图AD7606内置完整的信号链路从输入保护到数字接口一站式集成V1~V8 输入 ↓ 输入箝位保护 (±16.5V耐压) ↓ 输入信号缩放放大器 ↓ 二阶抗混叠滤波器 (22kHz截止) ↓ 采样保持放大器 (T/H, 8路同步) ↓ 16位电荷再分配SAR ADC (逐次逼近) ↓ 数字滤波器 (可选过采样) ↓ 输出寄存器 → 并行/串行/字节接口AD7606是采用高速、低功耗、电荷再分配逐次逼近型模数转换器(ADC)的数据采集系统可以对8个模拟输入通道进行同步采样。其模拟输入可以接受真双极性输入信号。1.2 关键特性参数值说明分辨率16位65536级通道数8通道同步采样采样率最高200KSPSD223通过FPGA达500K输入范围±5V/±10VRANGE引脚选择电源5V单电源无需双极性电源输入阻抗1MΩ无需驱动运放抗混叠滤波22kHz截止二阶箝位保护±16.5V过压保护基准内置2.5V或外部可选二、输入箝位保护2.1 保护电路输入箝位保护电路可以耐受最高达±16.5V的电压。AD7606的输入端内置箝位保护当输入电压超过供电范围时箝位二极管导通限制输入到安全范围V_IN → 箝位二极管 → AVCC(5V) V_IN → 箝位二极管 → AGND(0V)2.2 D223的额外保护D223在AD7606输入端前还增加了外部保护1MΩ限流电阻限制箝位电流TVS二极管瞬态过压保护RC低通滤波抗混叠辅助三、二阶抗混叠滤波器3.1 滤波器参数AD7606抗混叠滤波器的3dB截止频率为22kHz当采样速率为200kSPS时它具有40dB抗混叠抑制特性。参数值滤波器阶数二阶截止频率22kHz抑制特性40dB200kSPS滤波器类型巴特沃斯推测3.2 抗混叠的意义根据Nyquist定理采样率必须≥2倍信号最高频率。如果信号中存在高于fs/2的频率分量会产生混叠失真fs 200KSPS → Nyquist频率 100kHz 信号中有150kHz分量 → 混叠为 200-150 50kHz的虚假信号 二阶滤波器在150kHz处衰减约40dB → 混叠信号被抑制100倍四、采样保持放大器T/H4.1 采样保持原理采样保持放大器可使ADC以16位分辨率精确采集满量程幅值的输入正弦波。采样保持放大器在CONVST上升沿时对其各自输入进行同步采样。采样保持的工作阶段跟踪模式(Track): 开关闭合 → 电容跟随输入信号 ↓ CONVST上升沿 保持模式(Hold): 开关断开 → 电容保持断开瞬间的电压值 ↓ ADC逐次逼近转换 转换完成 → BUSY下降沿 → 返回跟踪模式4.2 8通道同步采样一个器件的所有八个采样保持放大器以及不同器件的采样保持放大器的孔径时间通过设计保证严格匹配。因此允许对一个系统中的多片AD7606进行同步采样。8个采样保持放大器在同一个CONVST信号上升沿同时进入保持模式实现真同步采样。这是AD7606相对于多路复用ADC的核心优势。4.3 孔径时间孔径时间 从CONVST上升沿到采样保持器实际进入保持模式的延迟时间AD7606的孔径时间通过设计保证严格匹配8通道间无相位差。4.4 D223中的CONVST控制// D223中CONVST由FPGA控制// FPGA在TIM13采样时刻拉高CONVST// AD7606启动8通道同步采样voidfpga_trigger_adc(){// FPGA内部逻辑CONVST1;// 上升沿触发采样delay_40ns();// 保持≥40nsCONVST0;// 等待BUSY下降沿约4μs后}五、SAR逐次逼近转换5.1 逐次逼近原理逐次逼近转换器将未知的输入电压与由D-A转换器生成的精确电压相比较。这种转换方法类似于天平称重的过程利用n个二进制权重进行逼近。16位SAR ADC的转换过程第1步: 设D151 → DAC输出VREF/2 → 与输入比较 输入DAC输出 → D151保留 输入DAC输出 → D150清除 第2步: 设D141 → DAC输出VREF/4 → 与输入比较 → D141或0 ... 第16步: 设D01 → DAC输出VREF/65536 → 与输入比较 → D01或0 16步完成 → 输出16位数字量5.2 电荷再分配AD7606采用电荷再分配型SAR ADC。内部使用电容阵列而非电阻阵列进行D/A转换。电荷再分配SAR的优势功耗与采样率成正比低功耗无需外部基准缓冲内置转换时间固定4μs/8通道5.3 转换时间器件转换时间说明AD76064μs8通道全部转换AD7606-63μs6通道AD7606-42μs4通道BUSY信号告知用户正在进行转换。当施加CONVST上升沿时BUSY变为高电平在整个转换过程结束时变为低电平。5.4 内部时钟转换采用内部时钟AD7606所有通道的转换时间为4μs。AD7606使用内部振荡器不需要外部时钟。这简化了PCB设计但转换速度固定。六、BUSY信号与数据读取6.1 BUSY时序CONVST ──┐ ┌────────── │ │ └────┘ ↓ 采样保持 BUSY ─────────┐ ┌────── │ │ └────┘ ←── 4μs ──→ 转换进行中 转换完成 ↓ 可读取数据6.2 转换期间读取当BUSY为高电平转换正在进行时也可以从AD7606读取数据。这几乎不会影响转换器的性能而且可以实现更快的吞吐速率。读取时机性能影响吞吐率BUSY低电平时无影响标准吞吐BUSY高电平时SNR降低约1.5dB(并行,VDRIVE3.3V)更高吞吐BUSY下降沿用于以新转换数据更新输出数据寄存器因此转换数据的读取不应发生在此边沿上。6.3 D223中的数据读取D223通过FPGA读取AD7606并行总线数据BUSY下降沿 → FPGA检测 → 读取DB[15:0] × 8次 → 写入FIFO七、数字接口7.1 三种接口模式AD7606提供三种接口选项并行接口、高速串行接口和并行字节接口。模式引脚设置数据线读取8通道所需并行PAR/SER0DB[15:0]8次RD脉冲串行PAR/SER1, DB150DOUTA/DOUTB128个SCLK并行字节PAR/SER1, DB151DB[7:0]16次RD脉冲7.2 D223使用的接口D223的AD7606使用并行接口模式FPGA通过CS/RD控制读取DB[15:0]并行数据总线8次RD脉冲读取8通道数据7.3 并行读取时序BUSY↓ → 数据就绪 ↓ CS↓ → 总线脱离三态 ↓ RD↓ → 输出V1数据到DB[15:0] ↓ RD↑ RD↓ → 输出V2数据 ↓ RD↑ ... (重复8次) ↓ RD↓ → 输出V8数据 ↓ RD↑ CS↑ → 总线三态RD的第八个下降沿输出通道V8的转换结果。八、基准电压8.1 内置基准AD7606内置2.5V基准电压源和基准电压缓冲。参数内置基准D223外部基准电压2.5V5V (REF5050)精度一般±0.1%温漂一般3ppm/℃使用方式REFSELECT1REFSELECT08.2 D223选择外部基准D223使用外部REF50505V而非内置基准因为外部基准精度更高3ppm/℃ vs 内置的约20ppm/℃。8.3 基准相关引脚引脚功能REFSELECT0外部基准, 1内部基准REFIN/REFOUT外部基准输入/内部基准输出REFCAPA/REFCAPB基准去耦电容REFGND基准地九、AD7606在D223中的工作时序9.1 完整采样周期TIM13中断 → FPGA拉高CONVST (≥40ns) ↓ AD7606 8通道采样保持同时进入保持模式 ↓ ~4μs SAR逐次逼近转换内部时钟8通道依次或同时 ↓ BUSY下降沿 → FPGA读取8×16位数据 ↓ 数据写入FPGA FIFO ↓ STM32 QSPI DMA读取FIFO ↓ → 下一个TIM13中断采样率间隔后9.2 D223的采样率实现AD7606标称最高200KSPSD223通过FPGA达到500KSPS的原理因素AD7606标称D223实现转换时间4μs4μs不变数据读取并行读取FPGA并行读取吞吐限制转换读取FPGA并行流水线D223的FPGA在BUSY下降沿后立即读取数据并写入FIFO同时下一个CONVST可以在前一次读取期间发出形成流水线效应将有效吞吐率提升到500KSPS。十、总结AD7606内部架构实现了模块功能关键参数输入箝位保护过压保护±16.5V耐压信号缩放放大器输入调理1MΩ输入阻抗二阶抗混叠滤波防止混叠22kHz截止,40dB抑制采样保持放大器同步采样8路同步,严格匹配孔径16位SAR ADC逐次逼近转换4μs/8通道数字滤波器过采样降噪OS×2/4/8/16基准电压源转换参考内置2.5V或外部5V并行/串行接口数据输出3种模式可选从输入箝位保护到采样保持从SAR逐次逼近到数字滤波AD7606集成了完整的16位数据采集系统。8通道同步采样的设计使其成为D223多通道相位分析应用的理想选择。下篇预告《AD7606数字滤波器与硬件过采样深度解析》
www.z-linear.comAD7606是D223的核心ADC采用电荷再分配逐次逼近型架构。8个采样保持放大器如何同步采样SAR逐次逼近的过程是怎样的二阶抗混叠滤波器有什么作用本文深入AD7606内部架构。一、AD7606整体架构1.1 内部功能框图AD7606内置完整的信号链路从输入保护到数字接口一站式集成V1~V8 输入 ↓ 输入箝位保护 (±16.5V耐压) ↓ 输入信号缩放放大器 ↓ 二阶抗混叠滤波器 (22kHz截止) ↓ 采样保持放大器 (T/H, 8路同步) ↓ 16位电荷再分配SAR ADC (逐次逼近) ↓ 数字滤波器 (可选过采样) ↓ 输出寄存器 → 并行/串行/字节接口AD7606是采用高速、低功耗、电荷再分配逐次逼近型模数转换器(ADC)的数据采集系统可以对8个模拟输入通道进行同步采样。其模拟输入可以接受真双极性输入信号。1.2 关键特性参数值说明分辨率16位65536级通道数8通道同步采样采样率最高200KSPSD223通过FPGA达500K输入范围±5V/±10VRANGE引脚选择电源5V单电源无需双极性电源输入阻抗1MΩ无需驱动运放抗混叠滤波22kHz截止二阶箝位保护±16.5V过压保护基准内置2.5V或外部可选二、输入箝位保护2.1 保护电路输入箝位保护电路可以耐受最高达±16.5V的电压。AD7606的输入端内置箝位保护当输入电压超过供电范围时箝位二极管导通限制输入到安全范围V_IN → 箝位二极管 → AVCC(5V) V_IN → 箝位二极管 → AGND(0V)2.2 D223的额外保护D223在AD7606输入端前还增加了外部保护1MΩ限流电阻限制箝位电流TVS二极管瞬态过压保护RC低通滤波抗混叠辅助三、二阶抗混叠滤波器3.1 滤波器参数AD7606抗混叠滤波器的3dB截止频率为22kHz当采样速率为200kSPS时它具有40dB抗混叠抑制特性。参数值滤波器阶数二阶截止频率22kHz抑制特性40dB200kSPS滤波器类型巴特沃斯推测3.2 抗混叠的意义根据Nyquist定理采样率必须≥2倍信号最高频率。如果信号中存在高于fs/2的频率分量会产生混叠失真fs 200KSPS → Nyquist频率 100kHz 信号中有150kHz分量 → 混叠为 200-150 50kHz的虚假信号 二阶滤波器在150kHz处衰减约40dB → 混叠信号被抑制100倍四、采样保持放大器T/H4.1 采样保持原理采样保持放大器可使ADC以16位分辨率精确采集满量程幅值的输入正弦波。采样保持放大器在CONVST上升沿时对其各自输入进行同步采样。采样保持的工作阶段跟踪模式(Track): 开关闭合 → 电容跟随输入信号 ↓ CONVST上升沿 保持模式(Hold): 开关断开 → 电容保持断开瞬间的电压值 ↓ ADC逐次逼近转换 转换完成 → BUSY下降沿 → 返回跟踪模式4.2 8通道同步采样一个器件的所有八个采样保持放大器以及不同器件的采样保持放大器的孔径时间通过设计保证严格匹配。因此允许对一个系统中的多片AD7606进行同步采样。8个采样保持放大器在同一个CONVST信号上升沿同时进入保持模式实现真同步采样。这是AD7606相对于多路复用ADC的核心优势。4.3 孔径时间孔径时间 从CONVST上升沿到采样保持器实际进入保持模式的延迟时间AD7606的孔径时间通过设计保证严格匹配8通道间无相位差。4.4 D223中的CONVST控制// D223中CONVST由FPGA控制// FPGA在TIM13采样时刻拉高CONVST// AD7606启动8通道同步采样voidfpga_trigger_adc(){// FPGA内部逻辑CONVST1;// 上升沿触发采样delay_40ns();// 保持≥40nsCONVST0;// 等待BUSY下降沿约4μs后}五、SAR逐次逼近转换5.1 逐次逼近原理逐次逼近转换器将未知的输入电压与由D-A转换器生成的精确电压相比较。这种转换方法类似于天平称重的过程利用n个二进制权重进行逼近。16位SAR ADC的转换过程第1步: 设D151 → DAC输出VREF/2 → 与输入比较 输入DAC输出 → D151保留 输入DAC输出 → D150清除 第2步: 设D141 → DAC输出VREF/4 → 与输入比较 → D141或0 ... 第16步: 设D01 → DAC输出VREF/65536 → 与输入比较 → D01或0 16步完成 → 输出16位数字量5.2 电荷再分配AD7606采用电荷再分配型SAR ADC。内部使用电容阵列而非电阻阵列进行D/A转换。电荷再分配SAR的优势功耗与采样率成正比低功耗无需外部基准缓冲内置转换时间固定4μs/8通道5.3 转换时间器件转换时间说明AD76064μs8通道全部转换AD7606-63μs6通道AD7606-42μs4通道BUSY信号告知用户正在进行转换。当施加CONVST上升沿时BUSY变为高电平在整个转换过程结束时变为低电平。5.4 内部时钟转换采用内部时钟AD7606所有通道的转换时间为4μs。AD7606使用内部振荡器不需要外部时钟。这简化了PCB设计但转换速度固定。六、BUSY信号与数据读取6.1 BUSY时序CONVST ──┐ ┌────────── │ │ └────┘ ↓ 采样保持 BUSY ─────────┐ ┌────── │ │ └────┘ ←── 4μs ──→ 转换进行中 转换完成 ↓ 可读取数据6.2 转换期间读取当BUSY为高电平转换正在进行时也可以从AD7606读取数据。这几乎不会影响转换器的性能而且可以实现更快的吞吐速率。读取时机性能影响吞吐率BUSY低电平时无影响标准吞吐BUSY高电平时SNR降低约1.5dB(并行,VDRIVE3.3V)更高吞吐BUSY下降沿用于以新转换数据更新输出数据寄存器因此转换数据的读取不应发生在此边沿上。6.3 D223中的数据读取D223通过FPGA读取AD7606并行总线数据BUSY下降沿 → FPGA检测 → 读取DB[15:0] × 8次 → 写入FIFO七、数字接口7.1 三种接口模式AD7606提供三种接口选项并行接口、高速串行接口和并行字节接口。模式引脚设置数据线读取8通道所需并行PAR/SER0DB[15:0]8次RD脉冲串行PAR/SER1, DB150DOUTA/DOUTB128个SCLK并行字节PAR/SER1, DB151DB[7:0]16次RD脉冲7.2 D223使用的接口D223的AD7606使用并行接口模式FPGA通过CS/RD控制读取DB[15:0]并行数据总线8次RD脉冲读取8通道数据7.3 并行读取时序BUSY↓ → 数据就绪 ↓ CS↓ → 总线脱离三态 ↓ RD↓ → 输出V1数据到DB[15:0] ↓ RD↑ RD↓ → 输出V2数据 ↓ RD↑ ... (重复8次) ↓ RD↓ → 输出V8数据 ↓ RD↑ CS↑ → 总线三态RD的第八个下降沿输出通道V8的转换结果。八、基准电压8.1 内置基准AD7606内置2.5V基准电压源和基准电压缓冲。参数内置基准D223外部基准电压2.5V5V (REF5050)精度一般±0.1%温漂一般3ppm/℃使用方式REFSELECT1REFSELECT08.2 D223选择外部基准D223使用外部REF50505V而非内置基准因为外部基准精度更高3ppm/℃ vs 内置的约20ppm/℃。8.3 基准相关引脚引脚功能REFSELECT0外部基准, 1内部基准REFIN/REFOUT外部基准输入/内部基准输出REFCAPA/REFCAPB基准去耦电容REFGND基准地九、AD7606在D223中的工作时序9.1 完整采样周期TIM13中断 → FPGA拉高CONVST (≥40ns) ↓ AD7606 8通道采样保持同时进入保持模式 ↓ ~4μs SAR逐次逼近转换内部时钟8通道依次或同时 ↓ BUSY下降沿 → FPGA读取8×16位数据 ↓ 数据写入FPGA FIFO ↓ STM32 QSPI DMA读取FIFO ↓ → 下一个TIM13中断采样率间隔后9.2 D223的采样率实现AD7606标称最高200KSPSD223通过FPGA达到500KSPS的原理因素AD7606标称D223实现转换时间4μs4μs不变数据读取并行读取FPGA并行读取吞吐限制转换读取FPGA并行流水线D223的FPGA在BUSY下降沿后立即读取数据并写入FIFO同时下一个CONVST可以在前一次读取期间发出形成流水线效应将有效吞吐率提升到500KSPS。十、总结AD7606内部架构实现了模块功能关键参数输入箝位保护过压保护±16.5V耐压信号缩放放大器输入调理1MΩ输入阻抗二阶抗混叠滤波防止混叠22kHz截止,40dB抑制采样保持放大器同步采样8路同步,严格匹配孔径16位SAR ADC逐次逼近转换4μs/8通道数字滤波器过采样降噪OS×2/4/8/16基准电压源转换参考内置2.5V或外部5V并行/串行接口数据输出3种模式可选从输入箝位保护到采样保持从SAR逐次逼近到数字滤波AD7606集成了完整的16位数据采集系统。8通道同步采样的设计使其成为D223多通道相位分析应用的理想选择。下篇预告《AD7606数字滤波器与硬件过采样深度解析》
