![verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit3”---Combinational circuit3](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit3”---Combinational circuit3)
1、题目2、分析寻找输入和输出的对应关系发现只要a、b中有一个为1同时c、d中有一个为1输出q便为13、代码module top_module ( input a, input b, input c, input d, output q );// assign q (a|b) (c|d); // Fix me endmodule4、结果
1、题目2、分析寻找输入和输出的对应关系发现只要a、b中有一个为1同时c、d中有一个为1输出q便为13、代码module top_module ( input a, input b, input c, input d, output q );// assign q (a|b) (c|d); // Fix me endmodule4、结果
